一、深亚微米IC设计中的低功耗管理（论文文献综述）
王胤翔[1]（2005）在《深亚微米IC物理设计中的信号完整性研究》文中指出随着集成电路特征尺寸的不断缩小,深亚微米、超深亚微米时代已经到来。在芯片功能日趋强大的同时信号完整性问题也已成为当前深亚微米集成电路物理设计中的关键问题。信号完整性是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。对信号完整性收敛产生不利影响的主要有三个因素:串扰、直流电压降和电迁移。其中,对于深亚微米IC影响最大的是串扰,由连线间耦合电容引起的串扰噪声会产生大量的时序违规、逻辑错误。另外,直流电压降和电迁移也会引起芯片性能的降低,甚至导致芯片失效。本文主要研究基于信号完整性的物理设计流程,包括串扰控制流程、直流电压降分析、金属连线电迁移分析。本文通过HSPICE仿真实验分析了影响串扰的诸多因素与串扰噪声之间的关系,找到减少串扰、修复串扰的理论依据。基于上述分析结果,本文阐述了完整的串扰控制流程,包括串扰的预防、PrimeTime SI结合串扰分析的静态时序分析、PrimeTime SI—Astro的串扰修复流程,并通过实验验证了该串扰控制流程的有效性。结合工程中心Garfiled SoC芯片研究项目,在后端物理设计流程中加入该信号完整性控制流程,大量减少了由于信号完整性问题引起的设计违规,在本文的实验中,存在时序违规的路径数量减少了60%以上,并将修复的迭代次数从八次减少到三次,加速了时序收敛。论文在直流电压降及金属连线电迁移分析的基础上改进电源网络的设计、金属连线的布线,最终消除了芯片中存在的较为严重的电压降。通过论文的研究工作,Garfiled的设计工艺顺利从0.25μm转为0.18μm,同时消除了信号完整性问题带来的不利影响,芯片主频达到100M,完全达到设计目标。
任爱玲[2]（2005）在《嵌入式memory内建自测试算法》文中研究指明传统的自动测试设备（ATE）已经不能满足大规模集成电路测试的需求,芯片内建自测试（BIST）已经逐步运用到芯片测试中。在片上系统（SOC）的微电子应用中大容量嵌入式内存的增殖也使内建自测试成为需要,因为,比较而言,嵌入式内存难以从芯片管脚访问,那麽内部测试就比较有效。和单机memory一样,嵌入式内存也存在生产过程中产生的随机物理故障,这些故障将降低生产的成品率,从而导致费用升高。所以,有效的故障模型,有效的测试算法及其实现是嵌入式存储器内建自测试设计的关键问题。针对这一情况,本文对嵌入式内存的内建自测试技术的核心问题——测试算法进行了研究,并对其他内存测试方法作了介绍和比较。本文在原有测试算法的基础上对其进行了修正,提出了具有更高的故障覆盖率,并且具有更好的故障诊断能力的测试算法——MARCH TB+算法,通过在自主研发的Garfield4芯片中的实验可知,它实现了在具有很高故障覆盖率的前提下提高了故障诊断能力。对地址译码故障（AF）,传输故障（TF）,stuckat故障（SAF）,耦合故障（CF）,数据保留故障（DRF）这些主要内存故障的覆盖率达到100%,除了stuckat1故障与传输故障中由1到0的转换故障,其他故障都能诊断出故障类型,尤其是解决了stuckat0故障与传输故障中由0到1的转换故障,状态耦合中低位1决定高位0与高位1决定低位0,低位0决定高位1与高位0决定低位1的诊断问题,由于算法的修正使得测试时间相比于原有的Garfield4中MARCH C-（2.1毫秒）有所增加,为3毫秒（时间数据都指是20K的eSRAM分成4块同时测试的时间）,但是对于Garfield4而言,由于原有的MARCH LR,MATS++,MARCH C-三种算法由MARCH TB+代替,所以总的测试时间将减少2毫秒（含义同上）左右。本文组织如下,首先理论背景,介绍了嵌入式内存的测试及内建自测试的基本原理。然后根据故障覆盖率较高的MARCH C- BIST算法提出了改进的MARCHTB+算法及测试结构。接下来是实验和结论。最后是对本文的总结和内建自测试及未来工作的展望。
谢军,杜黎明,史小白[3]（2002）在《用SoC实现视频图形引擎功能的研究》文中认为结合实际方案对目前国内研究热点的SoC设计进行一些讨论。主要对系统集成、算法与系统芯片结构、可测试性设计等方面进行一些相关探讨。采用基于Altera的SOPC系统级芯片XA10,实现图形引擎功能;利用SoC平台化设计,以达到快速进入SoC设计领域的目的;希望从应用角度入手,逐步深入SoC的IP集成特性和AMBA技术以及软硬件联合设计等。
叶茵[4]（2002）在《深亚微米IC设计中的低功耗管理》文中认为 引言正如摩尔定律所预计的,集成电路规模经历了近三十年的发展,单个芯片的集成度仍以每十八个月翻一番的速度增长,随之而来的功耗成本对芯片成本和性能的影响也呈指数级增长。如图1所示,芯片上集成的门数将增加到80M
二、深亚微米IC设计中的低功耗管理（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、深亚微米IC设计中的低功耗管理（论文提纲范文）
（1）深亚微米IC物理设计中的信号完整性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 第二章 信号完整性概述 |
| 2.1 串扰概述 |
| 2.1.1 导线间耦合电容对串扰的影响 |
| 2.1.2 干扰点的数目、跳变方向对串扰的影响 |
| 2.1.3 并行连线长度对串扰的影响 |
| 2.1.4 干扰点和受扰点的驱动、负载对串扰的影响 |
| 2.2 直流电压降概述 |
| 2.2.1 芯片电源网络的设计 |
| 2.2.2 直流电压降的产生 |
| 2.2.3 直流电压降对电路性能的影响 |
| 2.3 电迁移概述 |
| 2.4 本章小结 |
| 第三章 串扰的控制 |
| 3.1 串扰的预防 |
| 3.1.1 平面布局规划阶段的预防策略 |
| 3.1.2 Physical Compiler 物理综合阶段的串扰预防 |
| 3.1.3 布线阶段的串扰预防 |
| 3.2 基于串扰的静态时序分析 |
| 3.2.1 静态时序分析简介 |
| 3.2.2 STAR-RCXT 寄生参数提取 |
| 3.2.3 静态串扰噪声分析 |
| 3.2.4 动态串扰噪声分析 |
| 3.3 串扰的修复 |
| 3.3.1 PrimeTime SI 生成Astor 所需约束文件 |
| 3.3.2 Astro-Xtalk 的串扰修复 |
| 3.4 本章小结 |
| 第四章 直流电压降及电迁移的控制 |
| 4.1 两种分析方法的比较 |
| 4.2 基于Astro-Rail 的基本分析流程 |
| 4.3 本章小结 |
| 第五章 Garfield SoC 芯片中的SI 控制 |
| 5.1 Garfield SoC 芯片简介 |
| 5.2 Garfield 中的串扰控制 |
| 5.2.1 非串扰驱动的设计流程 |
| 5.2.2 串扰驱动的设计流程 |
| 5.3 Garfield 中的IR-drop 分析和EM 分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 附录A PC 运行脚本 |
| 附录B STA 运行脚本 |
| 参考文献 |
| 研究生期间发表论文 |
（2）嵌入式memory内建自测试算法（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 集成电路测试的重要性及可测性设计 |
| 1.2 内建自测试（BIST）及其他相关测试方法 |
| 1.3 本文的主要工作及结构 |
| 第二章 嵌入式memory 内建自测试(MBIST) |
| 2.1 内建自测试的概念及应用 |
| 2.2 嵌入式memory 常用的故障模型 |
| 2.3 嵌入式memory 常用的测试算法及有效性 |
| 2.4 基本的内建自测试结构 |
| 2.5 常用的嵌入式memory（RAM）内建自测试结构 |
| 第三章 MBIST MARCH TB+ 算法 |
| 3.1 MBIST 测试算法 |
| 3.1.1 MARCH C-算法 |
| 3.1.2 MARCH TB 算法 |
| 3.1.3 MARCH TB+算法 |
| 3.2 MARCH TB+实现结构 |
| 3.2.1 BIST 电路测试控制器 |
| 3.2.2 BIST 电路地址向量发生器 |
| 3.2.3 BIST 电路mux 多路选择器 |
| 第四章 MBIST MARCH TB+ 算法实验及结论 |
| 4.1 算法实验 |
| 4.1.1 测试接口激励信号 |
| 4.1.2 测试波形 |
| 4.2 实验结论 |
| 第五章 总结和展望 |
| 5.1 本文工作总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 论文发表 |
四、深亚微米IC设计中的低功耗管理（论文参考文献）
- [1]深亚微米IC物理设计中的信号完整性研究[D]. 王胤翔. 东南大学, 2005(02)
- [2]嵌入式memory内建自测试算法[D]. 任爱玲. 东南大学, 2005(01)
- [3]用SoC实现视频图形引擎功能的研究[J]. 谢军,杜黎明,史小白. 单片机与嵌入式系统应用, 2002(10)
- [4]深亚微米IC设计中的低功耗管理[J]. 叶茵. 中国集成电路, 2002(12)